+- 中国电子爱好者论坛 (https://discord.hk.ddyy123.site)
+-- 版块: 极客技术沙龙 (对标Mule交流区) (https://discord.hk.ddyy123.site/forumdisplay.php?fid=200)
+--- 版块: PCB设计与高速信号完整性 (https://discord.hk.ddyy123.site/forumdisplay.php?fid=8)
+--- 主题: 高速四层板PCB设计阻抗匹配的一点实战心得 (50欧姆单端与100欧姆差分) (/showthread.php?tid=3)
高速四层板PCB设计阻抗匹配的一点实战心得 (50欧姆单端与100欧姆差分) - admin - 05-21-2026
在进行高速嵌入式核心板（如包含DDR3/DDR4或USB 3.0）的PCB设计时，阻抗控制是不可跨越的信号完整性门槛。这里分享一点我个人在画高速四层板时的阻抗匹配匹配实战心得：
### 1. 叠层结构一定要先问板厂
千万不要在软件里闭门造车设置叠层！不同板厂（如嘉立创、捷多邦）使用的PP片厚度、铜厚以及基材介电常数（Er）都有微小差异。在画板前，先在板厂的计算器里导出标准的4层板叠层结构参数。
### 2. 50欧姆单端走线控制
一般在标准的 JLC04161H-370 叠层下：
- 顶层/底层（信号层）的50Ω单端走线宽度通常在 **5mil - 6mil** 之间。
- 参考平面一定要保持完整，绝对不能跨分割区走线，否则会引起严重的阻抗突变。
### 3. 100欧姆差分走线控制
用于USB、以太网或HDMI等差分信号：
- 在同一叠层下，走线宽度一般为 **5mil**，差分线对的间距控制在 **6mil - 8mil** 左右。
- 差分对之间要保证紧耦合，并且周围一定要有包地孔或地保护走线。
欢迎各位画板子的大神在回帖里补充纠错，一起交流硬件设计经验！